AMD K10

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K10 est le nom de la neuvième architecture microprocesseur d'AMD. Elle succède au K8. Une polémique a surgit sur le nom de code, qui aurait pû être K8L ou K9.

La nouvelle architecture est introduite sur le Phenom. Tout ressemble à l'Athlon, mais les flottants sont désormais traités sur 128bits, et la bande passante interne augmente, comme chez Intel. Pas de « memory disambiguation » en revanche. Le bus Hyper Transport augmente sa fréquence.

Sommaire

[modifier] Nomenclature

AMD abandonne le P-rating (xx00+) pour une nouvelle numérotation. 2 lettres plus 4 chiffres 1ère lettre gamme 2ème lettre dissipation : TDP

1er chiffre famille/architecture : 7 : Phenom 4 cores, 6 Phenom bi cores, 2 : Athlon X2 , 1 : Athlon mono core et Sempron 2ème chiffre et 3ème chiffre puissance en fréquence 4ème chiffre fonctionnalités éventuelles

[modifier] Historique

Avant qu'AMD publie officiellement ce nom de K10 par les voix de Giuseppe Amato et de Philip G. Eisler (respectivement directeur technique des Ventes et du marketing pour l’Europe et vice-Président de la division chipset d'AMD) en février 2007[1], la presse spécialisée attribuait logiquement le nom K8L à la nouvelle architecture. The Inquirer pensait alors que le "L" se rapportait au chiffre romain signifiant 50, il s'agirait alors du K8.50, soit une version à mi-chemin entre l'architecture K8 et K10. Il apparaît dans l'interview des responsables AMD que le K8L était une dénomination pour des processeurs d'architecture K8 pour PC portable en 65nm.

[modifier] Technologies et caractéristiques

[modifier] Gravure

Possible die d'un K10 à gauche.
Possible die d'un K10 à gauche.

Les premiers microprocesseurs de la génération K10 seront exclusivement gravés grâce à la technologie de gravure en 65nm d'AMD en partenariat avec IBM[2] qui utilise des wafers SOI (Silicium sur isolant) 300mm UNIBOND™ du fabricant français Soitec qui entretient un partenariat privilégié avec AMD[3]. Le partenariat avec IBM permet également à AMD d'utiliser la technologie SiGe d'IBM (ajout de germanium en plus de silicium en vu de rendre les transistors plus performants). Ces microprocesseurs seront sûrement fabriqués dans l'usine Fab 36 d'AMD à Dresde en Allemagne qui fabrique déjà les Athlon 64 en 65nm[4]. L'usine pourra produire normalement aux alentours de 100 millions de processeurs par an dès 2008 (pour 20 000 wafers)[5] ce qui coïncide avec l'arrivée de l'architecture K10. AMD utilise pour sa gravure en 65nm ses technologies[6] Continuous Transistor Improvement (CTI) ou amélioration continue de transistor et Shared Transistor Technology (STT) ou partage technologique des transistor ainsi que la technologie Dual Stress Liner (DSL).

Il existera peut-être par la suite des processeurs K10 gravés en 45 voire en 32nm (Deneb FX, Deneb, Propus, Regor et Sargas), puisqu'AMD compte produire des processeurs grâce à la technologie de lithographie par immersion dès 2008[7].

[modifier] Mémoire

Les processeurs de la famille K10 tout comme leurs prédécesseurs K8 possèderont leur contrôleur mémoire intégré[8] contrairement aux processeurs Intel qui laissent cette charge au chipset. Cette caractéristique a été en partie responsable du succès des Athlon 64 en réduisant considérablement les latences pour l'accès à la mémoire RAM lorsque la norme était la DDR-SDRAM première du nom. En effet avec ce type de barrettes, les latences de la RAM étaient de 2-2-2-5 pour les meilleures DDR400. Mais lors de l'introduction de la DDR2, l'atout de l'Athlon 64 s'est atténué car les latences ont explosé et l'augmentation de fréquence n'a pu que compenser cette chute de performance. Ainsi les Athlon 64 sur socket AM2 sont juste aussi performant que les Athlon 64 sur socket 939[9]. Les latences mémoires ayant sérieusement diminué, la DDRII ne pose plus de problème. Les K10 seront faits pour supporter de la DDR2 1066MHz en standard. Les serveurs exploiteront la DDR2 800 dans un premier temps.

Les prochaines révisions de cœur de la famille K10 (Deneb FX, Deneb, Propus, Regor et Sargas) prévues pour l'année 2008 voire 2009 seront elles, tournées vers la mémoire DDR3 et le 45nm qui n'est pas encore sur le marché[10]. Ils seront équipés de 4 ou 6Mo de cache L3.

[modifier] Sockets

AMD a fait le choix d'une certaine continuité lors de ce passage au K10. Il n'y aura donc pas comme lors du passage de l'architecture K7 à K8 un changement radical de socket (alors socket A vers socket 754 puis 939 et AM2). AMD a donc nommé le socket de son nouveau processeur AM2+ pour marquer la proximité avec le socket AM2. Le socket AM2+ accueillera donc tous les processeurs K10 à l'exception des processeurs socket 1207 incompatibles. Il s'agit d'un socket de 940 broches. Les différences entre le socket AM2 utilisé actuellement pour les K8 et le socket AM2+ seront la gestion de l'hypertransport 3.0 par ce dernier et la gestion avancée de l'énergie puisque chaque cœur disposera d'un Vcore propre. Sur socket AM2, les processeurs pourront tout de même varier leur fréquences indépendamment mais pas leur vcore. Il y a rétro compatibilité et on pourra profiter de l'architecture K10 sur une carte mère AM2.

Les chipsets pour AM2+ déjà annoncés sont le Nvidia Nforce 7 nom de code MCP72[11], le VIA KT960 et KM960[12] mais aussi les chipsets d'ATI (maintenant propriété d'AMD) RD790+, RD780, RS780, RX780, RS740 et RX740[13].

Les K10 socket AM3 auront probablement deux contrôleurs mémoire, un DDR2 et un DDR3 ainsi ils fonctionneront parfaitement avec une carte mère AM2+. Cependant cette information est à mettre entre pincettes, AMD pourrait très bien changer d'avis car le coût en transistors de deux contrôleurs mémoire pourrait être élevé.

Un K10 AM2+ ne sera pas compatible AM3.

[modifier] Spécifications

Les caractéristiques complètes des K10 sont celles du premier cœur K10, à savoir le Barcelona. Les versions desktop seront sans doute différentes puisque le Barcelona est fait pour le marché serveur aux demandes particulières.

  • Généralités.
    • Deux contrôleurs mémoire DDR2 intégrés (Le contrôleur mémoire 128bits des K8 est séparé en deux contrôleurs 64bits pour le K10. Passage prévu à un contrôleur mémoire DDR3).
    • Fréquence de fonctionnement entre 1900 et 2600MHz (Les versions desktop devraient atteindre les 2800MHz).
    • 16 niveaux de pipeline.[14]
    • Gestion de l'hypertransport 3.0 pour des bus au-delà de 3GHz (sur socket AM2+, sur socket AM2 la fonction ne sera pas exploitée).
    • cache.
      • 64ko de cache L1D par core (Taille identique à celle des K8)
      • 64ko de cache L1I par core (Taille identique à celle des K8)
      • 512ko de cache L2 par core (Taille identique aux derniers K8. Les Kentsfield offrent 2x4Mo de cache L2 et le futur Penryn jusqu'à 2*6Mo).
      • 2Mo de cache L3 partagé.
      • Extension possible jusqu'à 8Mo, 4 à 6Mo avec le passage au 45nm: core Shangai.
  • Le die.
    • 1er quad-core dit "natif" produit en masse (Il ne s'agit pas de la juxtaposition de deux dual-core comme pour les premiers quad-core Intel.
    • Composé de 11 couches de gravure (Contre 9 pour les K8 et 8 pour les core2duo. Cela rend le procédé de fabrication un peu plus complexe mais ne change rien pour l'utilisateur. Intel utilisait aussi ce type de procédé avec autant de couches il y'a quelques années).
    • 463 millions de transistors (Face au 582 millions du Kentsfield mais gravé sur deux die. Ceci s'explique par le fait que le Kentsfield embarque 8,25Mo de cache alors que le Barcelona se limite à 5.5Mo).
    • 60 millions de transistors non-caches (soit 30%) en plus par rapport au K8.[15]
  • améliorations du pipeline et nouvelles Instructions.
    • Le SSE 128,
      • Gestion d'instruction d'une longueur de 128bits (Contre 64bits pour le K8).
      • Gestion parallèle de 32 octets par cycle (Soit le double d'avec le K8. Amélioration qui pourrait bénéficier à d'autres types d'opérations comme par exemple sur les entiers).
      • Deux chargements d'instructions par cycle depuis le cache L1 (Nombre stable par rapport au K8 mais donc deux fois plus de données chargées par cycle du fait du passage d'instructions 2*64 à 2*128bits).
      • Interface élargie entre le cache L2 et le contrôleur mémoire à 128bits (Pour la cohérence de l'architecture, cad éviter un goulot d'étranglement).
    • Introduction des instructions SSE4A.[16]
    • Extensions des instructions SSE: EXTRQ/INSERTQ et MOVNTSD/MOVNTSS.
    • Apparition des instructions LZCNT et POPCNT utilisées en cryptographie.
    • Diminution de la latence sur les divisions d'entiers (ALU) (Les conséquences pratiques devraient être minimes)
    • 4 FPU (Floating Point Unit, unités de calcul à virgule flottante) (au lieu de 2 pour le K8. AMD parle d'une amélioration théorique de +300% des performances face au Dual Core K8 (deux fois plus de cores avec deux fois plus de FPU, donc performances quadruplées), mais finalement en pratique l'amélioration serait de l'ordre de 50% face à la concurrence).
    • Fastpath.
      • Les microinstructions CALL and RET-Imm sont maintenant des instructions qui utilisent Fastpath (elles ne sont plus microcodées).[17]
      • Les déplacements entre registres des entiers et registres SSE des instructions MOVs utilisent aussi le Fastpath.
  • Sous-système mémoire, cache et prefetch.
    • Diminution de la latence au niveau du cache.
    • Meilleure gestion de données Out-Of-Order.[18]
    • Prédictions,
      • Apparition d'un prédicateur de branchement indirect: 512-entry indirect predictor (Intel avait ajouté ce type de prédicateur sur ses PIV Prescott qui pâtissaient de leur long pipeline et toute erreur de branchement représentait une perte de temps considérable).
      • L'espace dédié à la "pile de retour" (return stack) est multiplié par deux.[19]
      • La prédiction directe est aussi améliorée par l'augmentation des données "historiques" (Possibilité offerte par la taille gagnée avec le passage au 65nm alors que l'architecture K8 se contentait au départ du 130nm).
      • Sideband Stack Optimizer équivalent au Dedicated Stack Manager d'Intel.[20]
    • TLB (Translation Lookaside Buffer)[21]
      • Extension.
      • Adressage physique 48bits permettant la gestion de mémoire jusqu'à 256To
    • Prefetch:
      • 2 prefetch par core, un pour les données et un pour les instructions (AMD conserve le nombre de prefetch du K8. À noter que les C2D d'Intel en possèdent trois par core).
      • Le prefetch charge dans le cache L1 (Le prefetch chargeait dans le cache L2 chez les K8).
      • Apparition d'un prefetch de RAM utilisant son propre cache.[22]
  • Virtualisation.
    • Virtualisation de la mémoire Nested Paging[23]
  • Energie.
    • Le voltage du northbridge est maintenant indépendant et s'échelonne de 0.8V à 1.4V.
    • Apparition du DICE ou Dynamic Independent Core Engagement ou gestion materielle du PowerNow! permettant la gestion indépendante de la fréquence de chaque cœur.
    • TDP compris entre 95W et 120W (TDP entre 45W et 89W pour les Phenom, TDP inconnu pour les Phenom FX)
  • Registres
    • ajouts de 8 registres supplémentaire pour le 64bits.

[modifier] Performances

Lors d'une démonstration le 30 novembre 2006[24],[25], AMD annonce et montre à la presse que le Barcelona sera globalement 40% plus performant qu'un Xeon 5355 (quad-core à 2.66GHz). Dernièrement AMD affirme que son processeur devrait devancer les performances des Xeon Quadcore de 50% sur les calculs en virgule flottante et de 20% sur des calculs liés à des nombres entiers[26]. Cela dit, il est bon de préciser qu’une telle comparaison ne peut pas encore être vérifiée et que cette comparaison s’applique pour des fréquences égales entre le processeur d’architecture K10 d’AMD et le Xeon d’Intel. De plus il ne s'agit là que de tests théoriques.

Début mai 2007, AMD a fait une nouvelle démonstration plutôt impressionnante de ses futurs K10[27]. C'est au CTO Technology Summit à Monterey, en Californie qu'AMD a dévoilé une machine disposant de deux processeurs K10 quad-core. La machine de 8 cores a été capable d'encoder à la volée, c'est-à-dire en temps réel, une vidéo 720p (1280*720) et une 1024p

[modifier] Famille de processeur

Toute la gamme d'AMD passera dans peu de temps à l'architecture K10. On retrouvera des dénominations connues et des nouveaux noms. L'Opteron pour serveur bi et quadri processeur connu sous le nom de code Barcelona sera le premier K10 à devoir faire ses preuves, un deuxième core Budapest viendra renforcer la gamme Opteron sur le marché des serveurs uni-processeurs. Le grand public aura le choix entre le Phenom X4 (Agena), et le Phenom X2 (Kuma). La dénomination Athlon 64 disparaissant (pour le haut de gamme), toute confusion entre les K8 et les K10 disparaît. On trouvera également des versions FX et Low power. Les Athlon x2 64 (Rana) constitueront l'offre dual-core d'entrée de gamme, les sempron (Spica) seront les seuls mono-cœur K10, et les Turion (Griffin) seront dédiés aux plates forme portables.

Tableau réalisé sur les informations de la roadmap AMD et de Clubic (Opteron) et (desktop)

[modifier] Opteron

L'Opteron est la version du K10 destinée aux serveurs, et aux stations de travail. Les version SE sont les versions haut de gamme de la série au TDP de 120W, les versions standards ont un TDP de 95W et les version HE (High Efficiency) sont les versions qui bénéficient d'un TDP réduit à 68W.

modèles Opteron
Nom du modèle Nom du core Fréquence (MHz) TDP max (W) Sockets compatibles Procédé de gravure Cache L1 (ko) Cache L2 (ko) Cache L3 (ko) Vitesse de Bus (MT/s) Date de sortie
Opteron pour serveur mono-CPU.
Opteron série 1000
Opteron 1252 Budapest 2100 95 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 5200 Avril 2008
Opteron 1254 Budapest 2200 95 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 5200 Avril 2008
Opteron 1256 Budapest 2300 95 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 5200 Avril 2008
Opteron série 1000 SE
Opteron 1258 SE Budapest 2400 120 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 5200 2008
Opteron 1260 SE Budapest 2500 120 AM2/AM2+ 65nm SOI 4x(64+64) 4x512 2048 5200 2008
Opteron pour serveur bi-CPU.
Opteron série 2000 hE
Opteron 2244 hE Barcelona 1700 68 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000  ?
Opteron 2246 hE Barcelona 1800 68 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000  ?
Opteron 2248 hE Barcelona 1900 68 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000  ?
Opteron 2250 hE Barcelona 2000 68 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000  ?
Opteron série 2000
Opteron 2248 Barcelona 1900 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Rentrée 2007
Opteron 2250 Barcelona 2000 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Rentrée 2007
Opteron 2252 Barcelona 2100 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 2254 Barcelona 2200 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 2256 Barcelona 2300 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 2258 SE Barcelona 2400 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 2260 Barcelona 2400 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 2008
Opteron série 2000 SE
Opteron 2258 SE Barcelona 2400 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 2260 SE Barcelona 2500 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 2262 SE Barcelona 2600 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 2008
Opteron pour serveur quadri CPU ou plus.
Opteron série 8000 hE
Opteron 8248 hE Barcelona 1900 68 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000  ?
Opteron 8250 hE Barcelona 2000 68 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000  ?
Opteron série 8000
Opteron 8252 Barcelona 2100 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 8254 Barcelona 2200 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 8256 Barcelona 2300 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 8258 Barcelona 2400 95 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 2008
Opteron série 8000 SE
Opteron 8258 SE Barcelona 2400 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 8260 SE Barcelona 2500 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 Avril 2008
Opteron 8262 SE Barcelona 2600 120 1207/1207+ 65nm SOI 4x(64+64) 4x512 2048 2000 2008

[modifier] "Star's Family"

La nouvelle gamme desktop d'AMD se décompose donc en "Phenom FX" pour le très haut de gamme (qui sera sûrement un simple renommage d'Opteron), "Phenom X4" pour le haut de gamme et "Phenom X2" pour la moyenne gamme, "Athlon 64 X2" pour l'entrée de gamme et "Sempron" pour l'entrée de gamme AMD.
Les fréquences s'échelonnent entre 1900 MHz et 2800 MHz et le TDP entre 45 W et 89 W.
Le nombre de core varie de 1 pour le "Sempron" à 4 pour le "Phenom FX" et le "Phenom X4" en passant par 2 pour le "Phenom X2" et l' "Athlon 64 X2".

Modèles Desktop.
Nom du modèle Architecture Nom du core Nombre de core Fréquence (MHz) TDP max (W) Sockets compatibles Procédé de gravure Cache L1 (ko) Cache L2 (ko) Cache L3 (ko) Vitesse de Bus (MHz) Date de sortie
Phenom
Phenom FX
FX-82 Agena FX K10 4 2800 125 AM2/AM2+ 65 nm SOI 4x(64+64) 4x512 2048 4200 Q1 2008[28]
Phenom 9-Series
9700 Agena K10 4 2600 125 AM2/AM2+ 65 nm SOI 4x(64+64) 4x512 2048 4000 Dec 2007[28]
9600 Agena K10 4 2400 89 AM2/AM2+ 65 nm SOI 4x(64+64) 4x512 2048 3600 Nov 2007[28]
9500 Agena K10 4 2200 89 AM2/AM2+ 65 nm SOI 4x(64+64) 4x512 2048 3600 Nov 2007[28]
Phenom 7-series
7700 Toliman K10 3 2500 89 AM2/AM2+ 65 nm SOI 3x(64+64) 3x512 2048 3200 Février 2008
7600 Toliman K10 3 2300 89 AM2/AM2+ 65 nm SOI 3x(64+64) 3x512 2048 3600 Février 2008
Athlon
Athlon 6-series
6550 Kuma K10 2 2400 65 AM2/AM2+ 65 nm SOI 2x(64+64) 2x512 2048 3600 Debut 2008
6650 Kuma K10 2 2600 65 AM2/AM2+ 65 nm SOI 2x(64+64) 2x512 2048 3800 Debut 2008
6800 Kuma K10 2 2800 89 AM2/AM2+ 65 nm SOI 2x(64+64) 2x512 2048 4200 Debut 2008
Athlon 2-Series
2xxx Rana K10 2 1900 45 AM2/AM2+ 65 nm SOI 2x(64+64) 2x512 0 2800 2008
2xxx Rana K10 2 2100 45 AM2/AM2+ 65 nm SOI 2x(64+64) 2x512 0 3000 2008
2xxx Rana K10 2 2300 45 AM2/AM2+ 65 nm SOI 2x(64+64) 2x512 0 3400 2008
Athlon LE-1 Series
LE-1640 Lima K10 1 2700 45 AM2/AM2+ 65 nm SOI 1x(64+64) 1x512 0 2000 Jan 2008
Sempron
Sempron LE-1 Series
LE-1100 Sparta K10 1 1900 45 AM2/AM2+ 65 nm SOI 1x(64+64) 1x512 0 3200 2008
LE-1150 Sparta K10 1 2000 45 AM2/AM2+ 65 nm SOI 1x(64+64) 1x512 0 3200 2008
LE-1200 Sparta K10 1 2100 45 AM2/AM2+ 65 nm SOI 1x(64+64) 1x512 0 3200 2008
LE-1250 Sparta K10 1 2200 45 AM2/AM2+ 65 nm SOI 1x(64+64) 1x512 0 3200 2008
LE-1300 Sparta K10 1 2300 45 AM2/AM2+ 65 nm SOI 1x(64+64) 1x512 0 3600 2008

[modifier] Turion

AMD ne sortira pas un Turion K10 à proprement parler avant fin 2008 voire 2009 et l'introduction de la gravure en 45nm. Avec le Turion Griffin, AMD proposera un K10 très allégé qui ne disposera que des améliorations énergétiques du DICE. Avec son Griffin, AMD proposera également une plateforme: Puma. Elle utilisera un cœur graphique supportant le directX 10 et un UVD (Universal Video Decoder).

[modifier] Liens internes

[modifier] Liens externes

[modifier] Notes et références

  1. ↑ interview de Giuseppe Amato et de Philip G. Eisler par syndrome-oc
  2. ↑ AMD and IBM to Jointly Develop Advanced Chip Technologies
  3. ↑ « Faisant suite à une commande pour un montant minimal de 150 millions de dollars sur l’année calendaire 2006, AMD s’est engagé sur une valeur minimale de 350 millions de dollars pour une période de 15 mois qui débutera en janvier 2007. Cette commande s’inscrit dans le cadre du contrat pluriannuel de fourniture de plaques SOI 300mm UNIBOND™ utilisant la technologie Smart Cut™, propriété exclusive de Soitec. Les plaques seront livrées à AMD et à son partenaire fondeur. » Premier semestre 2006-2007 : Soitec annonce une forte amélioration de ses résultats, une visibilité accrue et des perspectives favorables
  4. ↑ « Ces processeurs [Athlon 64 EE] 65 nm sont tous produits dans l'usine Fab 36 d'AMD, toujours selon le procédé SOI. » AMD lance ses Athlon 64 X2 Energy Efficient en 65 nm
  5. ↑ Fab 36 devrait tourner à plein régime vers 2008, ce qui portera la production annuelle de processeurs AMD à 100 millions d’unités. AMD : Fab 36 est sortie de terre
  6. ↑ AMD favorise l’avènement de l’informatique nouvelle génération avec le passage à la technologie de production en 65 nm
  7. ↑ AMD et IBM utiliseront la lithographie par immersion pour passer le cap des 65nm
  8. ↑ Le contrôleur mémoire intégré, AMD K8 - Partie 3 : Etude de l'Architecture
  9. ↑ Athlon 64 & Sempron socket AM2, conclusion
  10. ↑ AM3, 45nm et DDR3 chez AMD en 2008
  11. ↑ Nvidia MCP72: PCI-E 2.0 & HT 3.0
  12. ↑ Chipsets VIA KT/KM960 pour AM2+
  13. ↑ Tous les futurs chipsets 7xx d'AMD
  14. ↑ Interview AMD, plein de nouvelles infos sur Barcelona
  15. ↑ C'est dans ces 60 millions de transistors que l'on doit trouver des améliorations et de nouvelles fonctions.
  16. ↑ clones du SSE4 introduit par Intel dans ses Conroe Extending the World’s Most Popular Processor Architecture (papier officiel d'Intel).
  17. ↑ « Les instructions qui se décodent en plus de deux µOPs, dites complexes, sont décodées par la ROM interne, ce qui nécessite davantage de temps. On dit alors que ces instructions sont microcodées. » AMD K8 - Architecture
  18. ↑ en français dans le désordre ce qui réduit le temps d'attente des instructions.
  19. ↑ Ce qui permet de plus facilement revenir sur les erreurs de prédiction. « La pile est une zone mémoire destinée à stocker les paramètres lors de l'appel de sous-parties d'un programme. » Etude détaillée du Pentium-M - Un traitement des instructions plus efficace
  20. ↑ « Les opérations nécessaires à la gestion de la pile ne sont plus ici traitées par les unités génériques de traitement des instructions, mais par une unité exclusivement dédiée à cette tâche, et qui porte justement le nom de Dedicated Stack Manager. Cette unité permet, toujours selon Intel, de réduire de 5% le nombre de micro-opérations traitées par le pipeline. » Etude détaillée du Pentium-M - Un traitement des instructions plus efficace
  21. ↑ « Cache des processeurs gérant une mémoire virtuelle contenant la correspondance entre les adresses logiques de la mémoire utilisée et les adresses physiques correspondantes. » Dictionnaire francophone des acronymes, sigles et abréviations informatiques. Cette augmentation du TLB ne devrait profiter qu'au domaine serveur.
  22. ↑ Les améliorations de performance grâce à une réduction de latence entre RAM et cache L2 ou L3 pourraient être importantes, d'après Anandtech: « it really helps the entire chip improve performance and can do a good job of spotting trends that would positively impact all cores »
  23. ↑ « L’OS hôte aura ainsi l’illusion que c’est lui qui gère la mémoire. Selon AMD, Nested Paging réduira le temps de compilation des informations de 43 %. Intel devrait proposer une technologie équivalente au second semestre sous le nom de "Extended Paging" » Intel et AMD virtualisent la mémoire et les entrées/sorties
  24. ↑ article de pcinpact relatant la démonstration
  25. ↑ page officielle d'AMD (attention RTC, site très lourd)
  26. ↑ article de clubic quant aux dernières performances du Barcelona.
  27. ↑ AMD fait la démonstration de ses Phenom, et par deux !
  28. ↑ a  b  c  d  Premiers Phenom (infomars.fr)
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